台湾专利TW201306196A 半導體封裝結構以及半導體封裝製程

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一種半導體封裝結構以及半導體封裝製程。封裝結構包括一基板、一晶片、至少一金屬疊層以及至少一銅導線。基板的一承載面上設有至少一第一接墊。金屬疊層分別配置於第一接墊上。每一金屬疊層包括一鎳層，位於每一第一接墊上，其中鎳層的厚度大於等於1.5微米，小於等於3微米。每一金屬疊層還包括一鈀層位於每一鎳層上，以及一金層位於每一鈀層上。晶片被貼附至承載面，且具有的一第一表面。第一表面上設有多個第二接墊。銅導線分別連接於第二接墊與相應的金屬疊層之間，以電性連接晶片與基板的第一接墊。
公开号:TW201306196A
申请号:TW100125296
申请日:2011-07-18
公开日:2013-02-01
发明作者:Kuang-Hsiung Chen；Sheng-Ming Wang；Hsu-Fan Chang
申请人:Advanced Semiconductor Eng；
IPC主号:H01L24-00

专利说明:
半導體封裝結構以及半導體封裝製程
本發明是有關於一種封裝結構以及封裝製程，且特別是有關於一種可提供良好打線接合效果的封裝結構以及封裝製程。
體電路之封裝是半導體後段製程中相當重要一部份，其目的是使加工完成後之每一顆晶片受到保護，並且使晶片上之銲墊與印刷電路板(PCB)達成電性連接。印刷電路板及晶片承載(chip carrier)基板上有許多銲點(solder joints)，且這些銲點與印刷電路板或晶片承載基板的線路層的接觸面，在銲接前需經表面處理(surface finish)或金屬化(Metallization)。舉例來說，可在線路層的銲墊上形成鎳-鈀(Ni/Pd)或金-鎳(Au/Ni)的雙金屬層或鎳-鈀-金(Ni/Pd/Au)的三金屬層等表面處理方式。
本發明提供一種封裝結構，其可改善打線接合效果以及提升製程良率。
本發明提供一種封裝製程，用以製作前述封裝結構。
本發明提供一種半導體封裝結構，包括一基板、一晶片、至少一金屬疊層以及至少一銅導線，基板具有一承載面，且承載面上設有至少一第一接墊，晶片具有一第一表面以及相對於第一表面之一第二表面，晶片藉由第二表面貼附於基板的承載面，且第一表面上設有至少一第二接墊，金屬疊層設置於第一接墊上，每一金屬疊層包括一鎳層、一鈀層以及一金層，其中鈀層位於鎳層與金層之間，而鎳層位於鈀層與第一接墊之間，且鎳層的厚度大於等於1.5微米，小於等於3微米，銅導線分別連接於第二接墊與相應的金屬疊層之間，以電性連接晶片與基板的第一接墊。
本發明提供一種半導體封裝結構，包括一基板、一晶片、至少一第一金屬疊層、至少一第二金屬疊層、至少一銅導線以及一銲球，基板具有一第一承載面以及相對應於第一承載面的第二承載面，且第一承載面上設有至少一第一接墊，第二承載面上設有至少一第三接墊，晶片具有一第一表面以及相對於第一表面之一第二表面，晶片藉由第二表面貼附於基板的第一承載面，且第一表面上設有至少一第二接墊，第一金屬疊層設置於第一接墊上，第二金屬疊層設置於第三接墊上，第一金屬疊層和第二金屬疊層分別包括一鎳層、一鈀層以及一金層，其中鈀層位於鎳層與金層之間，而鎳層位於鈀層與第一接墊之間，且鎳層的厚度大於等於1.5微米，小於等於3微米，銅導線分別連接於第二接墊與相應的第一接墊上的金屬疊層之間，以電性連接晶片與基板的第一接墊，銲球配置於第二金屬疊層上。
本發明提供一種半導體封裝製程，包括提供一基板，其具有一承載面，且承載面上設有至少一第一接墊。形成一鎳層於每一第一接墊上，其中鎳層的厚度大於等於1.5微米，小於等於3微米，形成一鈀層於每一鎳層上，形成一金層於每一鈀層上，貼附一晶片至承載面。晶片具有朝向基板的一第二表面以及相對於第二表面的一第一表面，第一表面上設有至少一第二接墊。接合至少一銅導線於第二接墊與相應的金屬疊層之間，以電性連接晶片與基板的第一接墊。
基於上述，本發明將金屬疊層中的鎳層厚度設定為1.5微米至3微米之間，以在製程容許的範圍內調整金屬疊層的硬度，使打線的難度降低，且導線較不易於打線的過程中斷裂，進而提升製程良率以及提高打線接合效果。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A是本發明一實施例之半導體封裝結構之剖面示意圖，圖1B是圖1A之部分構件俯視示意圖。為了方便說明，圖1B將圖1A中的封裝膠體150移除，以更清楚的繪示封裝膠體150內部之結構全貌。請同時參考圖1A以及圖1B，本實施例之半導體封裝結構100包括一基板110、一晶片120、至少一第一金屬疊層130、至少一銅導線140、一封裝膠體150以及至少一金導線160。基板110可為一印刷電路板，其具有一承載面112以及相對承載面112之一底面114，承載面112上設有至少一第一接墊112a，底面114上設有至少一第五接墊114b，且至少一銲球114a分別配置於第五接墊114b上。晶片120具有一第一表面122以及相對於第一表面122的一第二表面124，晶片120藉由第二表面124貼附於基板110的承載面112，第一表面122上設有至少一第二接墊122a、一第三接墊122b以及一第四接墊122c，金導線160分別連接第三接墊122b以及第四接墊122c以電性連接第三接墊122b以及第四接墊122c。金屬疊層130分別設置於第一接墊112a上。每一銅導線140連接相應的第二接墊122a與第一金屬疊層130，以電性連接晶片120與基板110的第一接墊112a。
更具體而言，依據打線方向的不同，第二接墊122a與第一金屬疊層130上的接點外觀會有差異。當打線方向是先在第二接墊122a上形成第一銲點，再於第一金屬疊層130上形成第二銲點時，每一導線140的一端與相應的第二接墊122a之間會形成第一接點，而每一導線140的另一端與相應的第一金屬疊層130之間會形成第二接點。或是，當打線方向是先在第一金屬疊層130上形成第一銲點，再於第二接墊122a上形成第二銲點時，每一導線140的一端與相應的第一金屬疊層130之間形成一第一接點，而每一導線140的另一端與相應的第二接墊122a之間形成一第二接點，以電性連接晶片120與基板110的第一接墊112a。本實施例在此繪出前述第一種打線方式為例。
封裝膠體150配置於承載面112上並且覆蓋導線140、第一金屬疊層130以及晶片120，以對其提供抗溼氣、防氧化以及防短路等保護作用。
請參考圖1A中之局部放大圖，詳細而言，本實施例的第一金屬疊層130包括一金層132、一鈀層134以及一鎳層136，其中鈀層134位於金層132與鎳層136之間，而鎳層136位於鈀層134與第一接墊112a之間，且金層132的厚度小於或等於0.15微米，鈀層134的厚度小於或等於0.3微米，而鎳層136的厚度大於等於1.5微米，小於等於3微米。
圖2為本發明另一實施例之半導體封裝結構的剖面示意圖，其中本實施例與前一實施例相同的元件以相同的標號繪示。請參考圖2，本實施例之半導體封裝結構100更包括至少一第二金屬疊層114c，分別設置於第五接墊114b上。由於第二金屬疊層114c與第一金屬疊層130於同一製程施作，所以第一金屬疊層130與第二金屬疊層114c的組成相同，各疊層的厚度也會相同。例如，第二金屬疊層114c的金層132厚度與第一金屬疊層130的金層132厚度相同，為0.15微米；第二金屬疊層114c的鈀層134厚度與第一金屬疊層130的鈀層134厚度相同，為0.3微米；第二金屬疊層114c的鎳層136厚度與第一金屬疊層130的鎳層136厚度相同，為3微米。
請參考圖3(撰寫說明書時，換下一張圖示說明要換成獨立的一段，最重要是一定要從第一圖開始說明，照順序說明，不能第一圖跳第四圖，再跳回第三圖)是金屬疊層130的硬度與其鎳層厚度的關係示意圖。一般而現，現行採用的金屬疊層中之鎳層厚度通常為8微米以上，故其相對應之金屬疊層硬度大於400HV。此外，導線140的材質可包括銅或金或表面形成一層抗氧化層為鈀，即為銅鍍鈀導線(未來業界主流為銅鍍鈀導線)；導線140的材質也可為中心材質為銅，但在表面形成兩種或兩種以上金屬元素組成的抗氧化層，此金屬元素可為金、鈀、鉑、銠、銀或鎳等金屬元素。以銅鍍鈀導線為例，其硬度約為80HV，故金屬疊層的硬度遠大於導線的硬度。如此，在打線的過程中，導線易因瓷嘴與金屬疊層之夾擊而斷裂，更由於鎳層厚度較厚，其金屬疊層的表面晶格也會隨著鎳層的厚度增大，使打線的難度提高。
為了克服上述問題，本實施例將鎳層136的厚度上限設定為3微米，對應的金屬疊層130的硬度可被設定為180HV以下。如此一來，由於金屬疊層130的硬度下降了，有助於增加導線140與金屬疊層130的接合效果。同時，因為鎳層136厚度較薄，所形成的金屬疊層130的表面晶格相對較小，使打線的難度大幅降低，可更進一步提升打線的良率。
另一方面，考量製程的因素，本發明可為鎳層136的厚度設定一下限1.5微米，原因為如果厚度小於1.5微米，電鍍時間太短，表面產生過多的雜質，反而不利打線之進行。由於無電電鍍的初始過程中會產生氣體(如氫氣)，如果初始形成的鎳層的厚度較薄，容易產生空洞(void)或形成金屬氧化物或帶有雜質的硬度較大的非純金屬物質在其表面，如此反而使金屬疊層130的硬度難以得到良好的控制。故，建議所形成的鎳層136應累積至一定的厚度以上，例如1.5微米以上。
圖3A是本發明一實施例之封裝製程之步驟一的示意圖。請參考圖3A，首先，提供基板110。基板110具有一承載面112以及相對承載面112之一底面114，承載面112上設有多個第一接墊112a，底面114上設有多個第五接墊114b，再於第一接墊112A分別形成一第一金屬疊層130，亦可同時在第五接墊114b上分別形成一第二金屬疊層114c。首先，以電漿和界面活性劑清潔第一接墊112a，再利用硫酸針對第一接墊112a或第五接墊114b進行微蝕。完成微蝕步驟後，再對第一接墊112a或第五接墊114b進行預浸步驟，例如，以稀硫酸將其表面酸化以避免第一接墊112a在後續的製程中快速氧化。接著，再將第一接墊112a或第五接墊114b表面活化，並在表面形成鈀的晶種，作為後續活化使用。然後，以無電電鍍方式形成鎳層136於每一第一接墊112a或第五接墊114b上，本實施例可以改變電鍍的時間來控制鎳層136的厚度，使其介於1.5微米至3微米之間。當然，於本發明的其他實施例中，亦可以改變製程溫度以及反應液的濃度來控制鎳層136的厚度。接著以無電電鍍形成鈀層134於每一鎳層136上，鈀層的厚度需介於0.1微米至0.3微米之間，再以無電電鍍之浸鍍反應形成金層132於每一鈀層134上，金層的厚度需介於0.05微米至0.1微米之間。
圖3B是本發明一實施例之封裝製程之步驟二的示意圖，圖3C是本發明一實施例之封裝製程之步驟三的示意圖。在圖3B所示的步驟二中，貼附一晶片120至承載面112。晶片120具有朝向基板110的第二表面124以及相對於第二表面124的第一表面122。第一表面122上設有多個第二接墊122a。
之後，再如圖3C所示，接合多條導線140於第二接墊122a與相應的金屬疊層130之間，以電性連接晶片120與基板110的第一接墊112a。打線方向如前述可先在第二接墊122a上形成第一銲點，此銲點為球形接點(ball bond)，再於金屬疊層130上形成第二銲點，此銲點為縫形接點(stitch bond)，其第一銲點係形成於第二銲點之前，或是先在第二接墊122a形成一球形接點，然後在金屬疊層130上形成第一銲點，此銲點為球形接點(ball bond)，再於第二接墊122a上形成第二銲點，此銲點為縫形接點(stitch bond)，其第一銲點係形成於第二銲點之前。
最後，形成封裝膠體150於承載面112上，以覆蓋導線140、金屬疊層130以及晶片120，且配置多個銲球114a於第五接墊114b上，以大致完成封裝製程。
綜上所述，本發明為了降低金屬疊層的硬度，使打線的難度降低進而提升製程良率，選擇降低鎳層的厚度，以改變金屬疊層的硬度。於形成鎳層時，可以改變無電電鍍的時間、反應液的濃度或製程溫度來控制金屬疊層的厚度，使其能於製程許可的範圍內降低金屬疊層的硬度，以達到更好的打線接合效果，提高封裝製程的良率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．半導體封裝結構
110．．．基板
112．．．承載面
112a．．．第一接墊
114．．．底面
114a．．．銲球
114b．．．第五接墊
114c．．．第二金屬疊層
120．．．晶片
122．．．第一表面
122a．．．第二接墊
122b．．．第三接墊
122c．．．第四接墊
124．．．第二表面
130．．．第一金屬疊層
132．．．金層
134．．．鈀層
136．．．鎳層
140．．．銅導線
150．．．封裝膠體
160．．．金導線
圖1A是本發明一實施例之半導體封裝結構之剖面示意圖。
圖1B是圖1A之部分構件俯視示意圖。
圖2為本發明另一實施例之半導體封裝結構的剖面示意圖。
圖3是金屬疊層的硬度與其鎳層厚度的關係示意圖。
圖4A是本發明一實施例之封裝製程之步驟一的示意圖。
圖4B是本發明一實施例之封裝製程之步驟二的示意圖。
圖4C是本發明一實施例之封裝製程之步驟三的示意圖。
100．．．半導體封裝結構
110．．．基板
112．．．承載面
112a．．．第一接墊
114．．．底面
114a．．．銲球
114b．．．第五接墊
120．．．晶片
122．．．第一表面
122a．．．第二接墊
124．．．第二表面
130．．．第一金屬疊層
132．．．金層
134．．．鈀層
136．．．鎳層
140．．．銅導線
150．．．封裝膠體
160．．．金導線

权利要求:
Claims (20)
[1] 一種半導體封裝結構，包括：一基板，具有一承載面，且該承載面上設有至少一第一接墊；一晶片，具有一第一表面以及相對於該第一表面之一第二表面，該晶片藉由該第二表面貼附於該基板的該承載面，且該第一表面上設有至少一第二接墊；至少一金屬疊層，設置於該第一接墊上，每一金屬疊層包括一鎳層、一鈀層以及一金層，其中該鈀層位於該鎳層與該金層之間，而該鎳層位於該鈀層與該第一接墊之間，且該鎳層的厚度大於等於1.5微米，小於等於3微米；以及至少一銅導線，分別連接於該第二接墊與相應的該金屬疊層之間，以電性連接該晶片與該基板的該第一接墊。
[2] 如申請專利範圍第1項所述之半導體封裝結構，其中每一銅導線的一端與相應的該第二接墊之間形成一第一接點，而每一銅導線的另一端與相應的該金屬疊層之間形成一第二接點，第一接點為球形接點(ball bond)，第二接點為縫形接點(stitch bond)，其第一接點係形成於第二接點之前。
[3] 如申請專利範圍第1項所述之半導體封裝結構，其中每一銅導線的一端與相應的該金屬疊層之間形成一第一接點，而每一銅導線的另一端與相應的該第二接墊之間形成一第二接點，第一接點為球形接點(ball bond)，第二接點為縫形接點(stitch bond)，其第一接點係形成於第二接點之前。
[4] 如申請專利範圍第1項所述之半導體封裝結構，其中各該銅導線表面形成一層抗氧化層為鈀，即為銅鍍鈀導線。
[5] 如申請專利範圍第1項所述之半導體封裝結構，其中各該銅導線表面形成一層抗氧化層，此抗氧化層為兩種或兩種以上金屬元素組成，此金屬元素為金、鈀、鉑、銠、銀或鎳。
[6] 如申請專利範圍第1項所述之半導體封裝結構，其中該鈀層的厚度小於或等於0.3微米。
[7] 如申請專利範圍第1項所述之半導體封裝結構，其中該金層的厚度小於或等於0.15微米。
[8] 如申請專利範圍第1項所述之半導體封裝結構，其中該金屬疊層的硬度小於或等於180HV。
[9] 如申請專利範圍第1項所述之半導體封裝結構，其中該晶片之該第一表面更包含一第三接墊和一第四接墊，該半導體封裝結構更包括至少一金導線，分別連接該第三接墊和該第四接墊，以電性連接該第三接墊和該第四接墊。(請在圖示中加入此特徵，說明書也要加入)
[10] 一種半導體封裝結構，包括：一基板，具有一承載面以及相對應於該第一承載面的一底面，且該承載面上設有至少一第一接墊，該底面上設有至少一第五接墊；一晶片，具有一第一表面以及相對於該第一表面之一第二表面，該晶片藉由該第二表面貼附於該基板的該第一承載面，且該第一表面上設有至少一第二接墊；至少一第一金屬疊層設置於該第一接墊上，以及至少一第二金屬疊層設置於該第五接墊上，該第一金屬疊層和該第二金屬疊層分別包括一鎳層、一鈀層以及一金層，其中該鈀層位於該鎳層與該金層之間，而該鎳層位於該鈀層與該第一接墊之間，且該鎳層的厚度大於等於1.5微米，小於等於3微米；至少一銅導線，分別連接於該第二接墊與相應的該第一接墊上的該金屬疊層之間，以電性連接該晶片與該基板的該第一接墊；以及至少一銲球，分別配置於該第二金屬疊層上。
[11] 如申請專利範圍第10項所述之半導體封裝結構，其中各該銅導線表面形成一層抗氧化層為鈀，即為銅鍍鈀導線。
[12] 如申請專利範圍第10項所述之半導體封裝結構，其中各該銅導線表面形成一層抗氧化層，此抗氧化層為兩種或兩種以上金屬元素組成，此金屬元素為金、鈀、鉑、銠、銀或鎳金屬元素。
[13] 如申請專利範圍第10項所述之半導體封裝結構，其中該鈀層的厚度小於或等於0.3微米。
[14] 如申請專利範圍第10項所述之半導體封裝結構，其中該金層的厚度小於或等於0.15微米。
[15] 如申請專利範圍第10項所述之半導體封裝結構，其中該第一金屬疊層或第一金屬疊層的硬度小於或等於180HV。
[16] 一種半導體封裝製程，包括：提供一基板，該基板具有一承載面，且該承載面上設有至少一第一接墊；形成一鎳層於每一第一接墊上，其中該鎳層的厚度大於等於1.5微米，小於等於3微米；形成一鈀層於每一鎳層上；形成一金層於每一鈀層上；貼附一晶片至該承載面，該晶片具有朝向該基板的一第二表面以及相對於該第二表面的一第一表面，該第一表面上設有至少一第二接墊；以及接合至少一銅導線於該第二接墊與相應的該金層之間，以電性連接該晶片與該接板的該第一接墊。
[17] 如申請專利範圍第16項所述之半導體封裝製程，其中形成該鎳層的方法包括無電電鍍。
[18] 如申請專利範圍第16項所述之半導體封裝製程，其中形成該鈀層的方法包括無電電鍍。
[19] 如申請專利範圍第16項所述之半導體封裝製程，其中形成該金層的方法包括浸鍍(immersion coating)。
[20] 如申請專利範圍第16項所述之半導體封裝製程，其中形成該鎳層於該第一接墊之前，更包括一第一接墊表面活化製程，及在第一接墊表面形成鈀的晶種。

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